一种连续/离散混合结构的音频Sigma Delta模数转换器设计

虽然目前大多数音频ΣΔADC多采用离散时间结构,但是对于需要同时满足高精度、低功耗的新型技术应用,连续时间ΣΔADC的优点越发显得格外明显。连续时间ΣΔADC允许放宽对高增益带宽运算放大器的要求,从而降低了功耗;内置抗混叠滤波器,衰减了带外噪声。本文根据连续时间和离散时间的各自优缺点,提出了一种新型混合结构的四阶、单环、4比特量化ΣΔADC,第一级积分器采用连续时间结构,降低输入噪声、功耗和对输入、反馈驱动电路的需求,第二、三、四级积分器采用离散时间结构,保证了ΣΔADC的线性度和稳定性。测试结果表明混合结构ΣΔADC的峰值信噪比达到100dB,芯片总体功耗为30mW。     

一种连续/离散混合结构的电容数字自校准Sigma Delta模数转换器设计

 本文根据连续时间调制器和离散时间调制器的各自优缺点,提出了一种新型混合调制器结构的音频Sigma Delta模数转换器,电容数字自校准电路用来补偿连续时间积分器的RC常数,斩波稳定技术用来降低深亚微米CMOS工艺下的闪烁噪声.测试结果表明连续/离散混合结构Sigma Delta模数转换器的峰值信噪比达到102dB,芯片总体功耗为30mW.     

一种应用于中频数字化接收的连续/离散时间混合结构带通Σ-Δ ADC

设计了一种应用于中频数字化接收的基于连续/离散时间混合结构带通Σ-Δ ADC。调制器采用六阶带通多比特量化结构,环路滤波器由两个连续时间谐振器和一个离散时间谐振器组成。采用电容数字校准技术将LC连续时间谐振器和RC连续时间谐振器的谐振频率校准至ADC中心频率f_clk/8。量化器采用3 bit Flash ADC实现。同时,使用数据加权平均算法对反馈DAC单元之间的失配进行校准。整体中频数字化接收机基于0.18 μm SiGe BiCMOS工艺设计。后仿真结果表明,在3.3 V电源电压下,当采样时钟频率f_clk为18 MHz且过采样率为45时,该Σ-Δ ADC消耗21 mW的功耗,在200 kHz的带宽范围内获得89 dB的信噪比和95 dB的无杂散动态范围。     

一种采用电阻串复用结构的12位SAR ADC

针对带数字校准功能的逐次逼近模/数转换器(SAR ADC),提出将主DAC、校准DAC和基准电压产生电路的电阻串进行复用,从而显著减少了芯片面积,降低了功耗。相比6+6两段电容结构DAC,采用电阻电容混合结构的主DAC和校准DAC节约了37%的版图面积。在0.18μm CMOS工艺下,通过Hspice仿真,SAR ADC的DNL和INL均小于0.4LSB,SNR为75dB。系统正常工作时,总功耗为3.1mW,比不采用电阻串复用的结构减少0.9mW。     

∑Δ型ADC在40MHz频率和14位分辨率时的功耗低于100mW

“提供功耗最低的ΔΣ型模拟/数字转换器”是无晶圆厂半导体供应商Xignal Technologies公司向客户做出的承诺。该公司的产品原理基于一种被其称为“连续时间累加-增量(ΣΔ)”的架构。Xignal公司市场主管Mark Holdawav说,目前,他们已经能够推出功耗尚不及流水线型ADC一半且分辨率达12位(及更高)的ΣΔ型ADC。     

2-1-1级联连续时间型ΣΔ调制器系统设计

高阶连续时间型ΣΔ调制器提供了一种有效的获得高分辨率、低功耗模数转换器的方法.提出了一种新型的2-1-1级联的连续时间型ΣΔ调制器结构.采用冲激不变法将离散时间型ΣΔ调制器变换为连续时间型ΣΔ调制器,利用Simulink对该调制器进行系统级建模和仿真,峰值信噪比达到105dB.分析了电路的非理想因素对调制器行为的影响,以获得90dB信噪比为目标确定了电路子模块指标.仿真结果表明,该结构能有效降低系统功耗,并验证了电路的可行性.     

一种12 bit 200 MS/s 低功耗 SAR-TDC ADC北大核心

为了满足低电压条件下高速高精度采样需求，设计了一种电压-时域两级混合结构流水线模数转换器(ADC)。该流水线ADC的第一级逐次逼近型(SAR) ADC将电压转换为8 bit数字，残差电压变换为时域延时信息后，第二级4.5 bit时间数字转换器(TDC)将延时转换，最终校准输出，实现12 bit精度转换。通过采用多电压供电、改进残差电压转移和放大器结构，以及优化时间判决器，提升了ADC的动态性能和采样速度，降低了采样功耗。该ADC基于40 nm CMOS工艺设计和仿真。采样率为200 MS/s时，功耗为9.5 mW,动态指标SNDR、SFDR分别达到68.4 dB、83.6 dB,优值为22 pJ·conv-1·step-1,能够满足低功耗高速采样的应用需求。     

2 GHz采样连续时间ΣΔ ADC高层次建模

宽带连续时间ΣΔADC被大量应用于无线通信及其他领域。设计采用3阶连续时间系统架构,包含3级RC环路滤波器和4位内部量化器,采样时钟频率为2GHz。通过引入半个时钟周期延时来改善环路异步问题,以补偿环路延时对性能的影响。对连续时间ΣΔADC的非理想因素,如运放有限带宽、有限增益、积分器时常数变化、DAC失配、比较器失调、时钟抖动等,进行建模,通过大量系统仿真,得出各个非理想参数指标,在100 MHz带宽内、2GHz采样频率下,ΣΔADC的SNDR为76.8dB,动态范围为77dB。     

连续时间型ΣΔ调制器的系统级设计和建模方法

采用冲激不变法把z域环路滤波器变换到s域,并对连续时间型ΣΔ调制器设计中的非理想因素进行系统级建模和仿真。基于低功耗设计考虑,调制器采用有源-无源混合型环路滤波器,并通过离散时间微分技术移除信号求和模块。设计实例实现了一个五阶3-bit连续时间型ΣΔ调制器,采用SMIC0.18μm1P6M标准CMOS工艺验证。芯片工作在1.8V电源电压和128MHz时钟频率,在1MHz的信号带宽内,调制器的动态范围为84dB,峰值SNR和SNDR分别为80dB和78dB,功耗为9mW。测试结果验证了设计技术和建模方法。     

一种可校正的12位C2C电容阵列混合结构SAR ADC

提出了一种可校正的12位C2C电容阵列混合结构逐次逼近型模数转换器(SAR ADC),其数模转换器(DAC)由低6位分裂式C2C DAC阵列与高6位二进制DAC阵列构成。提出的混合结构DAC既解决了中高精度二进制SAR ADC中总电容过大的问题,又避免了分段式二进制DAC分数值桥接电容无法与单位电容形成匹配的问题。该结构能显著降低整个ADC的动态功耗。此外,将高位终端电容和低2~6位量化电容拆分成相等的两个电容,引入冗余量,使得该ADC的电容权重可以被校准,降低了电容失配以及寄生电容的影响。最后,为了避免电容上极板复位信号因电容阵列容值大而导致的延时偏大问题,采用高6位DAC采样的方式,并在高6位DAC中引入单位电容大小的终端电容,弥补了参考电压区间不完整的缺陷。仿真结果显示,在1.5 V电压下,该ADC总体功耗仅为111.84 μW,ENOB为12.49位,SFDR为91.46 dB,SNDR为76.97 dB。     

多通道逐次逼近型10 bit 40 Ms/s模数转换器的设计

设计了一个多通道逐次逼近型结构的10 bit 40 Ms/s模数转换器(ADC).由于采用时间交叉存取技术,提高了整个芯片的转换速度,同时通过运用比较器自校准和电容自校准结构,提高了整个电路的转换精度.本芯片采用Chart 0.25μm2.5 V工艺,版图面积为1.4 mm× 1.3 mm.40 MHz工作时,平均功耗为33.68 mW.输入频率19.9 MHz时,信号噪声失真比(SINAD)为59.653 3 dB,无杂散动态范围(SFDR)为74.864 6 dB.     

一种前后台结合的SAR ADC的校准算法

提出了一种数字前台校准技术,即电容重组技术,并将该技术与LMS数字后台校准技术相结合,提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明,LMS算法的收敛速度可以提高到1 k个转换周期内,同时校准后ADC的ENOB平均值从10.59 bit提高到13.79 bit。SFDR平均值从71.33 dB提高到112.93 dB,DNL最大值的平均值从1.88 LSB提高到0.97 LSB。INL最大值的平均值从8.01 LSB提高到0.88 LSB。     

一种嵌入式10位2MS/s逐次逼近模数转换器

设计了一种10位2 MS/s嵌入式逐次逼近结构ADC。为提高ADC精度,其中DAC采用电压和电荷按比例缩放混合结构,比较器使用了输入失调校准和输出失调校准技术。采用TSMC0.18μm1P6M数字CMOS工艺进行流片验证,整个ADC核面积仅为0.9×0.6 mm2。测试结果表明,在2 MHz采样率、输入信号为180 kHz正弦信号情况下,该ADC模块具有8.51位的有效分辨率,最大微分非线性为-0.8~+0.7LSB,最大积分非线性为-1.7~+1.5 LSB,而整个模块的功耗仅为1.2 mW。     

高性能A/D转换器校准技术研究进展

A/D转换器(ADC)的校准技术是提高高性能ADC转换精度的必要手段,它分为模拟校准技术和数字校准技术。数字校准技术较之模拟校准技术更为有效和更具灵活性。数字校准技术是在数字域进行错误代码计算,减轻了对模拟电路的精度要求。在主流制造工艺小尺寸化的趋势之下,许多创新的校准技术得到发展,并广泛应用于包括射频直接采样ADC在内的高速高精度ADC中。本文在分析最新的高速高精度ADC中采用的主要校准技术的基础上,重点研究了几种高采样率高精度ADC所采用的校准技术,侧重分析了数字校准技术。     

基于16位SAR模数转换器的误差校准方法

为了实现较高精度(16位及更高)的逐次逼近(SAR)ADC,提出了一种误差自动校准技术。考虑到芯片面积、功耗和精度的折中,采用了电荷再分配分段电容DAC结构,并采用准差分输入方式提高ADC的信噪比。为了消除电容失配引入的误差,提出了一种误差自动校准算法,利用误差校准DAC阵列对电容失配误差进行量化并存储在RAM中,在AD转换过程中实现误差消除。     

逐次逼近（SAR）模数转换器进展

介绍了逐次逼近模数转换器（SAR－ADC）的原理结构和研究现状,主要对SAR－ADC 中的DAC、比较器、校准方法等主要模块进行了讨论。基于精度、速度、功耗的考虑,分别对SAR－ADC中的DAC结构进行分析比较,其多采用分段电容阵列或差分电容阵列。简述了比较器在功耗、速度、精度方面的结构调整。基于降低非理想效应,提高精度目的,对比分析了3种校准方法。为不同电路选择适当校准提供参考依据。最后总结了目前SAR－ADC的发展趋势。     

65纳米工艺下低功耗高线性度音频ΣΔ模数转换器的研究与实现

本论文设计了一款适合音频应用的低功耗、高线性度ΣΔADC。此ADC包含了高性能2-1级联单比特量化ΣΔ调制器和采用ROM、RAM设计的低功耗,高面积利用率数字抽取滤波器。此款ADC芯片采用中芯国际65nm 1P8M混合信号CMOS制作工艺,核心面积为0.581平方毫米。测试结果表明,本文设计的ΣΔADC在22.05kHz的音频带宽内,采样频率为5MHz时最高信噪失真比可达90dB,动态范围为93dB,在1.2V供电电压下功耗为2.2mW,同时实现了高性能与低功耗。     

用于BAN的自校准SAR ADC设计

基于SMIC 0.18 μm CMOS混合信号工艺,设计了一种适用于体局域网(BAN)的自校准逐次逼近型模数转换器(SAR ADC)。基于BAN系统的特点,设计的SAR ADC采用阻容混合型主数模转换器(DAC)及电容型校准DAC等结构。采用误差自校准技术来校准SAR ADC的阻容混合型主DAC的高5位电容失配误差,有效降低了SAR ADC非线性误差。仿真结果表明,自校准SAR ADC获得了±0.3 LSB微分非线性、±1 LSB积分非线性、82.2 dB信噪比等性能特性。设计的SAR ADC具有良好的性能,适合于BAN系统。     

一种四通道16位250 MS/s A/D转换器

采用0.18 μm CMOS工艺设计了一种四通道16位250 MS/s A/D转换器(ADC)。该转换器采用时间交织与流水线结合的结构,内部包含基准、时钟和数字校准等单元。芯片测试结果表明,开启数字校准后,动态指标SNR、SFDR分别达到73 dBFS和90 dBFS,通道功耗为0.25 W,优值(FoM)为0.25 pJ/(conv·step)。     

基于分段电容阵列的改进型逐次逼近型ADC

为缩短高速模数转换器(ADC)中高位(MSB)电容建立时间以及减小功耗,提出了一种基于分段式电容阵列的改进型逐次逼近型(SAR)ADC结构,通过翻转小电容阵列代替翻转大电容阵列以产生高位数字码,并利用180 nm CMOS工艺实现和验证了此ADC结构。该结构一方面可以缩短产生高位数码字过程中的转换时间,提高量化速度;另一方面其可以延长大电容的稳定时间,减小参考电压的负载。通过缩小比较器输入对管的面积以减小寄生电容带来的误差,提升高位数字码的准确度。同时,利用一次性校准技术减小比较器的失配电压。最终,采用180 nm CMOS工艺实现该10 bit SAR ADC,以验证该改进型结构。结果表明,在1.8 V电源电压、780μW功耗、有电路噪声和电容失配情况下,该改进型SAR ADC得到了58.0 dB的信噪失真比(SNDR)。