一种适用于相变存储器的低噪声时钟发生器

基于相变存储器的特性,设计了一种具有低功耗、低噪声的时钟发生器.该时钟由压控振荡器产生,并通过时钟控制电路转换为相变存储器存储操作所需的reset、set信号.由于纳米尺寸下的相变存储器件受噪声影响严重,该电路降低了外围驱动对相变存储单元的低频噪声干扰,能够改进相变存储器性能.电路采用40 nm CMOS工艺设计,电源电压为1.8V,功耗为1.26 mW,RMS抖动为0.83 ps,p-p抖动为5.14 ps,芯片面积为80 μm×90 μm.     

基于DLL的1.25G超宽带通信系统时钟生成电路

设计并实现了一个基于延时锁定环(DLL)、用于超宽带(UWB)无线通信系统的1.25GHz时钟生成电路。该时钟生成电路由两个DLL和一个自调谐LC滤波电路组成,输入125MHz的参考时钟,输出1.25GHz的差分时钟和间隔100ps的16相时钟。通过优化电荷泵电路有效地减小了静态相位误差,新式自调谐LC滤波电路的应用消除了工艺偏差对谐振的影响。在1.8V电源电压,SMIC0.18μmCMOS工艺下,该时钟生成电路在各种工作条件下均表现出良好的性能,在标准情况下静态相位误差仅为9ps,最大时钟抖动为10ps。当电感存在30%的工艺偏差时,滤波电路的谐振频率能够自动维持在1.25GHz上。     

新型高速低功耗CMOS预放大锁存比较器

基于预放大锁存快速比较理论,提出了一种新型高速低功耗CMOS比较器的电路拓扑。采用典型的0.35μm/3.3 V硅CMOS工艺模型,用Cadence软件进行模拟仿真,比较器延迟时间为231 ps,比优化前降低了235 ps;其回馈噪声对输入信号和电阻串参考电压产生的毛刺峰值分别为6.35 mV和1.57 mV;电路功耗118.6μW。运用该结构的比较器具有快速过驱动恢复能力,大幅度提高了比较器的速度;能有效抑制其回馈噪声,功耗低,可用于高速低功耗A/D转换器模块的设计。     

一种高速高可靠性低功耗的电平位移电路

为了满足MHz以上频率的GaN半桥栅驱动系统的应用需求,提出了一种高速高可靠性低功耗的低FOM电平位移电路。串联可控正反馈电平位移电路通过仅在转换过程中减弱正反馈力度,实现了低传输延迟和高共模噪声抗扰能力,同时采用最小短脉冲电路设计以降低功耗。该电平位移电路基于0.5 μm 80 V高压(HV) CMOS工艺进行设计与仿真验证,结果表明,电路具有960 ps的传输延时、50 V/ns的共模噪声抗扰能力和0.024 ns/(μm·V)的FOM值。     

一种新型的高速时钟数据恢复电路的设计和验证

针对高速(Gbit/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比,在功耗和面积可比拟的前提下,该结构系统的复杂度低、响应速度快。电路采用1.8 V,0.18μm CMOS工艺流片验证,测试结果显示在2 Gbit/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据。芯片面积约0.5 mm~2,时钟数据恢复部分功耗为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps。     

CMOS集成时钟恢复电路设计

该文设计了一个集成时钟恢复电路,恢复时钟的频率为125MHz。通过采用电流相减技术等补偿措施,很大程度上降低了振荡器的压控增益,从而在不影响电路性能的前提下大大地降低了芯片面积。本设计采用0.25m标准CMOS工艺实现,有效芯片面积小于0.2mm2,功耗仅10mW。在各种工艺角、温度以及供电电源条件下的仿真结果均表明,该电路相位偏差小于200ps,时钟抖动的峰峰值小于150ps。该文对一个采用本时钟恢复电路的100MHz PHY系统进行流片、测试,验证了时钟恢复电路能够正常工作。     

一种可补偿高频衰减的差分时钟驱动电路

基于65 nm CMOS工艺,提出了一种能将差分时钟信号驱动到传输线上并且能将全摆幅差分时钟信号转换为低摆幅差分时钟信号的驱动电路。该时钟驱动电路改善了传统驱动电路无法补偿传输线的高频衰减且结构复杂的问题。采用Spectre软件对电路进行了仿真验证。仿真结果表明,所有工艺角下,温度在-40 ℃~125 ℃、电压在1.08~1.32 V范围变化时,该时钟驱动电路可将1 GHz工作频率的时钟信号转换为占空比为50%的低摆幅信号,该低摆幅信号在接收端可恢复为所需的轨到轨差分信号。该时钟驱动电路具有较好的高频传输特性。     

SOI CMOS器件研究

利用0．35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术（SOI）互补金属氧化物半导体（FD SOI CMOS）器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源／漏（LDD）结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应（SCE）和漏感应势垒降低效应（DIBL）;突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

SOI CMOS器件研究

利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

一种新型的高速驱动电路

采用0.13 μm SiGe BiCMOS工艺,设计了一种分段式马赫-曾德尔调制器(MZM)高速驱动电路。驱动电路输入级中,采用容性负反馈来提高带宽,采用共模反馈来稳定共模输出电平,并通过共模反馈实现了可变增益。输出级中,采用负密勒电容、T-coil和电感峰化技术来提高带宽。输出级之间的延迟时间由微带线产生,提出了一种微带线的设计方法。仿真结果表明,驱动电路的最高工作速率可达50 Gbit/s,输出VPP可达3 V,相邻输出级之间的延迟时间为4.9 ps。该驱动电路能较好地适用于分段式MZM。     

和Si ECL电路相兼容的GaAs二输入或非门电路

叙述了用电容二极管场效应逻辑电路形式制作的二输入或非门电路。该电路能很好地解决输入输出与SiECL电路相兼容以及输出能驱动50Ω负载的问题。封装后的电路延迟为300～500ps,功耗小于50mW。     

1.5μm InP/InGaAs MQW-LD驱动电路的设计

讨论了由4个InP/InGaAs HBT构成的OEIC光发射机驱动电路的设计。研究结果表明.由最佳性能的HBT构成的驱动电路,其性能不一定就是最佳的,驱动电路的性能与激光器的串联电阻有很大关系。本文对激光器的串联电阻为9Ω的情况,从几何参数优化设计一驱动电路,其调制带宽可达3.4GHz,脉码凋制时。开关时间约为100ps。用它驱动一多量子阱激光器,脉码调制时,光信号响应开头时间约为288ps。     

一种数据时钟恢复电路的研究与设计

提出了一种支持双数据率的数据时钟恢复电路,对电路中的鉴相器、环路滤波器、压控振荡器等进行了详细的分析研究和设计.基于0.18μm CMOS工艺,在电源电压1.8V下对电路进行仿真.仿真结果显示,电路在2.7 Gb/s和1.62 Gb/s随机流下的抖动峰峰值分别为14 ps和12ps,功耗为80 mW.测试结果显示,时钟恢复电路在2.7 Gb/s和1.62 Gb/s随机流下的抖动峰峰值分别为38 ps和27 ps.     

一种快速响应低压差线性稳压器的设计

介绍了一种应用于DRAM芯片内部供电的新型低压差线性稳压器(LDO)。在传统LDO电路PMOS输出驱动管的栅端增加了一个开关电容电路,根据负载电流使能信号控制耦合电容的接入,使驱动管的栅端耦合到一个正向或者负向的电压脉冲,在负载电流急剧变化时能快速调整过驱动电压,以适应负载电流的变化。仿真结果显示,该电路有利于输出电压的快速稳定,恢复时间缩短了38%以上。采用45 nm DRAM 掩埋字线工艺进行流片。实测结果显示,该LDO输出电压恢复时间在10 ns以内。在DDR3-1600的数据传输速度下,DRAM芯片的数据输出眼图为280 ps,符合JEDEC标准。     

一种用于高速流水线ADC的时钟管理器

文章设计了一种用于高速流水线ADC的时钟管理器,该电路以延迟锁相环(DLL)电路为核心,由偏置电路、时钟输入电路、50%占空比稳定电路和无交叠时钟电路构成。该电路用0.35μmBiCMOS工艺条件下cadence spectre仿真。由测量结果可知,时钟管理器可以实现70MHz~300MHz有效输出。在250MHz典型频率下测得峰值抖动为16ps,占空比为50%,功耗为47mW。仿真结果表明该时钟管理器具有高速度、高精度、低功耗的特点,适用于高速流水线ADC。     

一种可快速锁定的低抖动自偏置锁相环设计

设计了一种可快速锁定、具有固定带宽比和良好抖动性能的自偏置锁相环.采用增加VCO延迟单元输出节点放电时间常数的方法,对VCO进行优化设计,获得良好的抖动性能.基于0.25μm混合信号CMOS工艺进行设计和仿真,在2.5 V电源供电条件下,锁相环的工作频率范围为600～1500MHz,在1250 MHz输出频率的峰峰值抖动为14.3 ps,核心电路功耗为44mW.在不同工艺条件下的仿真结果表明,PLL在不同工艺条件下均具有良好的抖动性能.     

纳秒半导体激光器的时间抖动和触发同步特性

纳秒半导体激光器（LD）的时间抖动和多个LD并联触发的时间同步性是各类超快光电过程及应用中的重要参数。研究了纳秒脉冲LD（包括LD触发电路）的时间抖动特性以及2个LD的触发同步性。结果表明:纳秒LD（包括LD触发电路）的时间抖动与其驱动电路的驱动电压有关,均在亚纳秒量级范围。单只纳秒LD的时间抖动为72 ps,当1个LD驱动电路同时触发2个并联的纳秒LD时,每个纳秒LD的时间抖动增至约200 ps,2个并联纳秒LD的触发时间同步性近300 ps。     

在电阻阵列像素单元中使用过驱动技术的电路设计

设计了一种用于研究在电阻阵像素单元中使用过驱动技术的电路结构.与国外过驱动技术的实现方式相比,该方式采用开环控制形式,省去了系统闭环计算和查表环节,节省了系统资源,改善了系统的实时性.该电路结构是通过分析过驱动技术原理而设计的,能满足对电阻阵微桥电阻热响应时间t1、过驱动因子Kod和温度动态范围的研究要求,而且符合像素单元面积的限制条件,其Kod在1～1.5的范围内是可调的.对该电路进行了仿真、版图设计,并请华润上华公司(CSMC)用0.5μm工艺进行了流片,最后用搭建的测试系统对该电路的功能进行了验证.结果表明,该电路的过驱动因子符合设计要求.     

10Gb/s光调制器InGaP/GaAs HBT驱动电路的研制

采用自行研发的4英寸InGaP/GaAs HBT技术,设计和制造了10Gb/s光调制器驱动电路.该驱动电路的输出电压摆幅达到3V_pp,上升时间为34.2ps(20~80%),下降时间为37.8ps(20~80%),输入端的阻抗匹配良好(S11=-12.3dB@10GHz),达到10Gb/s光通信系统(SONET OC-192,SDH STM-64)的要求.整个驱动电路采用-5.2V的单电源供电,总功耗为1.3W,芯片面积为2.01×1.38mm².     

适用于10/100Base-T以太网的低抖动频率综合器

计了一种用于10/100BaseT以太网收发器的频率综合器电路．该电路自适应工作在10和100Mbps两种模式下,并能自由切换．电路采用cascode电流源、差分对称负载延迟单元等优化结构,使时钟输出具有良好特性,且能兼具DLL功能,同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟的需要,避免额外的功耗和面积．在一定测试环境下,晶振的cycle-cycle抖动σ约为25ps,输出时钟分频后的25MHz测试时钟信号的σ仅为22ps．测试结果表明,时钟发生电路具有良好的工艺稳定性和较强的抑制噪声能力,满足发送和接收电路对于时钟性能的要求．芯片采用SMIC 0.35μm的标准CMOS工艺,电源电压为3.3V．