数字电路板在线测试系统

给出了ＤＰＣＢ２型数字电路板在线测试系统的原理、硬件实现等。该系统除可在线测试由ＴＴＬ、ＣＭＯＳ、ＥＣＬ器件构成的数字电路外，还可在线测试含微处理器及其外围器件的电路板。     

基于Labwindows/CVI的数字电路板检测与故障诊断系统

为了实现对某型测试设备中数字电路板的快速准确检测,提高装备的维护保障能力,设计了一种基于Labwindows/CVI的数字电路板检测系统。该检测系统软件采用Labwindows/CVI作为开发平台,能够实现装备中的数字电路板的功能验证与故障诊断测试,能够满足内外场数字电路板卡快速检测和故障诊断的需要。实际应用表明,该系统具有检测准确、故障信息准确率高、稳定可靠、操作方便的特点,该系统的应用提高了装备的维修保障能力。     

基于PXI总线的便携式引进装备通用电路板故障诊断仪的设计

为提高引进装备的自主维修保障能力,针对引进导弹装备模拟电路板、数字电路板和数模混合电路板的特点,设计了适合各型板卡安装的安装平台,构建了基于PXI总线的一体化硬件诊断资源平台;运用基于电压/电流的复合故障诊断方法及深浅知识推理机相结合的故障诊断策略完成故障诊断;研制了一型便携式通用电路板故障诊断仪;该诊断仪系统结构紧凑,使用灵活,携带方便,能够有效完成引进导弹装备中的数字电路、模拟电路和数模混合电路快速、精确的故障诊断,诊断精度可定位至器件管脚。     

基于虚拟仪器的通用数字电路板测试系统设计

针对对数字电路板快速检测的需求,提出了一种基于虚拟仪器技术的通用数字电路板测试系统设计方案,以满足对数字电路板进行快速功能验证的需要;整个系统包括硬件总体结构模块和数字电路测试软件模块,系统通过硬件平台产生测试激励,然后利用LabVIEW软件开发的通用型数字电路板测试软件进行数字电路板功能验证测试,实现了对数字电路板快速功能验证测试;实际应用表明,该系统具有测试准确、运行稳定可靠、操作方便、维护简单的特点,为数字电路板的故障排除提供了依据。     

基于边界扫描的数字电路自动测试系统设计

以新型武器装备数字电路维修保障为背景,提出了"MERGE(组合)"边界扫描测试模型的建立方法,基于此方法,设计并构建了完善的数字电路自动测试系统,解决了ICT(In-Circuit)测试、功能测试及传统边界扫描测试TPS(Test Program Set)开发成本高,技术难度大,故障覆盖率低的缺陷。该测试系统现已成功担负新型武器装备数字电路的维修保障任务,应用表明,系统具有设计合理,性能稳定、可靠,故障隔离准确等优点,具有较高的实用性。     

某型雷达高频舱数字电路测试系统的设计

某型引进装备雷达高频舱部位数字电路随着使用年限的增长,使用频率的增多,故障率逐年增高,已严重制约装备功能的发挥;针对原有备件必须在所属装备测试的验证方式,对装备本身消耗大、验证手段单一,无法满足维修保障需求的问题,开发了基于实物数据采集、分析、测试于一体的自动测试系统,有效地解决了装备作为唯一验证手段的现状,同时大大提高了测试验证的工作效率及验证的准确性,对装备整体功能以及局部功能的检测产生很大的作用,实用性强,适于推广应用。     

含ROM和RAM芯片的数字电路板测试生成

针对数字电路板中含ROM和RAM芯片电路板故障诊断难的现状，采用器件等效模型方法和改进的组合时序电路测试乍成算法，研制开发了一套支持ROM／RAM器件测试生成、集电路模型输入、测试生成算法、敝障仿真及IEEE-1415标准测试数据转换功能于一体的数字电路板故障诊断测试数据自动生成系统，应用结果表明，该系统测试生成效率高、故障诊断精度高．具有一定的实州性和推广价值。     

光纤接口模块自动测试系统的研究与应用

雷达系统内部含有多种带有光纤接口的数字电路模块,对于这类电路板的测试问题,文中提出了一种构建自动测试系统的通用方法;基于CPCI总线的多功能光纤测试模块作为该测试系统的核心测试部件,对外提供10个可收发的光纤接口,光纤接口数据传输速率可在一定范围内设定,以匹配被测模块的光口速率要求,协议数据包可按用户自定义方式发送和录取,解决了被测模块的多光口测试,光口数据传输速率不统一,数据包格式各不相同的等问题;整个测试过程可由软件控制自动完成,该测试系统能够实现对标准总线和非标准总线的光纤接口雷达数字模块的自动测试,经过实际测试验证表明,该系统运行稳定可靠,提高了武器装备的综合保障能力.     

一种飞机电路板自动测试系统的研制

针对近年来飞机电路板维修保障难度日益增加的现状,为掌握电路板的修理能力,迫切需要更多的测试手段来满足日趋复杂的电路板测试需求.在对自动测试系统进行阐述的基础上,以PXI、VXI总线仪器为资源核心,设计了一种可提供大量电路板级测试资源的自动测试系统硬件平台,给出该系统的组成图,并基于C语言开发一套自动测试软件,给出软件测试流程框图与功能验证结果,结果表明所研制的测试系统可实现机载电路板的快速开发测试.     

板级自动测试系统在航空电子装备中的应用

航空装备大修厂承修的机载电子装备中,常遇到较早期设计的电路板产品,这类产品相对而言可测性较低,测试方案不明确且产品维修资料较少,若遇到因电路板故障引起装备失效的情况,维修周期较长且故障排除效果不稳定,对维修单位而言在电路板级故障诊断带来很大困难。国内早期板级自动测试系统的研究偏向于专板专用,专业性较强通用性较弱,与实际维修保障应用方面相结合的案例较少,本文针对这一短板,对通用性较强的板级产品自动测试系统及其在航空电子装备中的应用进行了研究,选取故障较高的视频信号处理板为样本,用实例阐述了如何以板级测试系统为平台,确定了板级故障诊断设计方案,设计了测试开发流程,增强了维修行业对板级故障诊断技术的完备性与多样性。     

考虑时延偏差的数字电路时延测试综述

先进集成电路工艺下,时延测试是数字电路测试的一项重要内容。各种时延偏差来源如小时延缺陷、工艺偏差、 串扰、电源噪声、老化效应等,影响着电路的额定时钟频率,是时延测试中需要考虑的因素。文章在介绍电路时延偏差 问题的各种来源的基础上,给出了针对不同的时延偏差问题所涉及的分析、建模、测试生成与电路设计等关键技术。进 一步介绍了中国科学院计算技术研究所近年来在考虑时延偏差的数字电路时延测试方面所做的研究工作,包括：考虑串 扰/电源噪声的时延测试、基于统计定时分析的测试通路选择、片上时延测量、超速测试、测试优化、在线时序检测等方 面。文章最后对数字电路时延测试技术的发展趋势进行了总结。     

数字电子钟的EDA实现详例

在QuartusII软件平台上结合我校自行研制的EDA课程设计实验板,完成了数字电子钟芯片的设计和硬件实现。侧重于逻辑电路的设计同时采用VHDL硬件描述语言辅助完成对电路的功能仿真。在设计过程中,重点探讨了数字电子钟的设计思路和功能模块划分,对设计过程中出现的问题详细进行分析。     

基于89C52的智能排插系统的设计与实现

设计的系统为基于单片机的智能定时排插,系统由单片机、电源电路、液晶1602显示电路、报警电路、键盘控制及继电器工作电路组成,可以实现对插座的定时控制及断电报警功能,使用这个系统能感觉更加方便智能化.     

IEEE1588协议硬件时间戳标记电路设计

IEEE1588协议是一种基于网络多播技术的精密时钟同步协议,为了提高时钟同步的精度,提出了一种在以太网物理层和MAC层之间的介质无关接口(MII/RMII)处检测同步报文的策略和实现精确时间戳标记方案,在此方案基础上设计和实现了基于FP-GA的硬件时间戳标记电路;设计了相关测试平台,对设计电路进行了测试和验证,测试结果表明设计的时间戳标记电路可以在RMII接口处实时地标记同步报文的收发时间戳,设计达到课题要求,应用性能良好。     

同步数字集成电路设计中的时钟偏移分析

时钟偏移是同步数字集成电路设计中的一个难题。本文分析了时钟偏移产生的机理以及对电路性能的影响。     

基于模拟退火方法的多级时钟树的构建

在时钟布线中，时钟信号和时钟偏差对电路性能的影响越来越明显。针对传统的时钟网络拓扑生成算法存在的不足，提出了时钟二叉树的“多级”模型并设计了基于模拟退火方法的时钟二叉树形成算法。用该算法对随机测试例子和标准标杆测试例子的测试中发现，较之传统的启发式算法，该算法能产生更好的测试结果。     

深亚微米SoC芯片的可测试性设计

深亚微米工艺使SoC芯片集成越来越复杂的功能,测试开发的难度也不断提高。由各种电路结构以及设计风格组成的异构系统使测试复杂度大大提高,增加了测试时间以及测试成本。描述了一款通讯基带SoC芯片的DFT实现,这款混合信号基带芯片包含模拟和数字子系统,IP核以及片上嵌入式存储器,为了满足测试需求,通过片上测试控制单元,控制SoC各种测试模式,支持传统的扫描测试以及专门针对深亚微米工艺的,操作在不同时钟频率和时钟域的基于扫描的延迟测试模式,可配置的片上存储器的BIST操作以及其它一些特定测试模式。     

快速全数字逐次逼近寄存器延时锁定环的设计

全数字延时锁定环在现代超大规模系统芯片集成中具有重要的作用,用于解决时钟偏差和时钟生成问题。传统的全数字逐次逼近寄存器延时锁定环存在谐波锁定、死锁和锁定时间比理论时间长的问题。为此,通过改进逐次逼近寄存器的电路结构,采用可复位数控延时线,设计一种改进型宽范围全数字逐次逼近延时锁定环,以解决谐波锁定和死锁问题。基于中芯国际0.18μm CMOS数字工艺,实现一个6位全数字逐次逼近寄存器延时锁定环。仿真结果表明,最长锁定时间为6个输入时钟周期,验证了所提方法的正确性。     

基于去抖缓冲区的快速自适应时钟方法

分析了分组网传送TDM技术中的自适应时钟方法,描述现有的基于去抖缓冲区填充级的自适应时钟方法,提出一种基于去抖缓冲区的快速锁定的自适应时钟方法,比较快速锁定方法和传统的基于填充级方法,设计和建立硬件设备和评测平台。测试表明了该改进算法的有效性。     

An analytical delay model

Delay consideration has been a major issue in design and test of high performance digital circuits.The assumption of input signal change occurring only when all internal nodes are stable restricts the increas of clock frequency.It is no longer true for wave pipelining circuits.However,previous logical delay models are based on the assumption.In addition,the stable time of a robust delay test generally depends on the longest sensitizable path delay.Thus,a new delay model is desirable.This paper explores th necessity first.Then,Boolean process to analytically describe the logical and timing behavior of a digital circuit is reviewed.The concept of sensitization is redefined precisely in this paper.Based on the new concept of sensitization,an analytical delay model is introduced.As a result,many untestable delay faults under the logical delay model can be tested if the output waveforms can be sampled at more time points.The longest sensitizable path length is computed for circuit design and delay test.